多摩川读写EEPROM以及并口实现

上一篇 / 下一篇  2018-10-22 14:48:14 / 个人分类:FPGA/CPLD开发

设计需求:增加对编码器EEPROM的读写功能

硬件版本:控制板(ARM与FPGA并口通讯) 多摩川编码器(只包括17bit23bit),

软件版本:ARM与CPLD采用并口通讯,8bit地址,16bit数据(以电流环周期为一个数据周期)

设计思路:

         1.       电流环周期为一个通讯周期,新增并口地址EEPROM,用于写编码器            EEPROM地址和数据,具体数据分配见下;

2.      PD组重新分配地址,数据每8bit一个地址

3.       由于EEPROM每一个8位地址存一个8位数据的数据格式,所以并口16位数据刚好分为数据组(EDF)和地址组(ADF,EDF为高八位,读地址时,只取第八位ADFPD组中低位数据对应较位地址。

4.       12EEPROM的具体数据结构,与读编码器位置(图3)的数据结构不同的,所以新增以下规则:每一次的写或者命令需要8bit地址(ADF)与8bit数据(EDF)(读命令只需要ADF,并口ADFEDF都由并口的16数据传过来,其并口的对应的数据地址为EEPROM。数据从原有地址ABS_CF_SFABS_DF0_DF1 返回,具体操作见图4和图5

5.  数据有并口转到ARM,并口相关通讯方式不做介绍

            图1:写编码器EEPROM的数据结构



2:读编码器EEPROM的数据结构



3:读编码器位置的数据结构 


           图4EEPROM时并口具体操作



             图5:读EEPROM的并口具体操作

 



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啵啵的个人空间 引用 删除 啵啵   /   2018-10-22 18:24:32
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